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VLSI Technology 2008
多媒体网址： http://www.businesswire.com/cgi-bin/mmg.cgi?eid=5712716
美国商业资讯
东芝公司（东京证券交易所：6502）今天宣布，它已经开发出了一种新的紧凑型电路设计模型，这种模型在下一代45纳米CMOS技术中能实现更高的门密度和性价比。运用这种技术，45纳米CMOS技术的门密度将提高到65纳米CMOS技术门密度的2.6倍以上，超出了2.0倍的增益值，该值是代际迁移通常期望的技术指标。
电路设计布局，尤其是邻近效应，是晶体管性能变异的主导因素，而门密度对于芯片成本也起着重要的作用。通过将这种技术运用到45纳米CMOS技术设计，东芝在系统大规模集成时同时获得了高性能和成本竞争力。
新开发的技术于
东芝公司已经开发出新的技术，该技术通过着重考虑依赖电路布局的因素，能预测每个单独晶体管的性能。在65纳米CMOS技术中，门长度、门宽度和门与间隔区（见图1）的距离被认为是设计中影响因素晶体管性能的主要因素。在先进的45纳米CMOS技术及更高技术中，诸如门间隔、触点位置（见图2）等其他因素都被模拟并考虑到设计之中。东芝的新技术估计每个晶体管的特性，并将它们考虑进电路设计中。因此，东芝公司取得了更高的门密度，而不增加设计变异性的幅度。
工艺技术的进步要求CMOS工艺技术具有更短的门长度，而应力增强技术（1）的应用已证明是提高晶体管性能的有效手段。然而，从45纳米CMOS这代起，门长度缩小将获得极大的进展，而且由于依赖于设计布局，应用应力增强技术将产生复杂的变异性。通过设置额外的安全设计余量或限制图案和设计，这个问题在前几代是可以避免的。不过，这种方法牺牲了门密度的提高，不足以用于45纳米CMOS这一代及更高的代。
（1）应力增强技术：
增加CMOS晶体管中的载流子迁移率是获得更佳晶体管性能的一种有效手段。载流子迁移率可以通过对晶体管应用应变来调节。东芝的新技术利用了这一现象。目前已经提出了多种在晶体管沟道区有效施加应力的方法，例如，在晶体管上形成应力膜，或在晶体管门两侧嵌入应力膜。然而，这些应力增强技术会造成复杂的邻近效应（取决于实际晶体管的布局），并造成晶体管性能的变异性增加。
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